Verifikation von ausführbaren Systemspezifikationen

Für die Entwicklung komplexer eingebetteter Systeme werden ausführbare Spezifikationen eingesetzt, die eine frühe Validierung der zu entwickelnden Systeme in Bezug auf funktionale Aspekte ermöglichen. Ausfürbare Systemsprzifikationen basierend auf dem Discrete-Event Formalismus erlauben eine vergleichsweise abstrakte parametrisierbare Beschreibung, unabhängig von Implementierungsdetails. Gegenstand dieses Buches ist die Entwicklung und Gegenüberstellung von Eigenschaftsbeschreibungen und Verifikationsmethoden, die eine automatisierte Verifikation zeitbeschränkter funktionaler Eigenschaften in ausführbaren Spezifikation ermöglichen. Es werden zwei Anwendungsszenarien für die Verifikation betrachtet, einerseits die vollständige formale Verifikation von Eigenschaften und andererseits eine dynamische Überprüfung von temporalen Eigenschaften während einer szenariobasierten Simulation. Beide Ansätze sind prototypisch für die Entwicklungsumgebung MLDesigner realisiert und validiert worden. Ausgehend von den Ergebnissen der Validierung werden die Ansätze vergleichend gegenübergestellt.

Autorentext

Dr.-Ing. Alexander Pacholik studierte Ingenieurinformatik, mit den Schwerpunkten integrierte Hard- und Softwaresysteme, an der Technischen Universität Ilmenau. Als Schwerunkt der anschließende Forschungstätigkeit widmete er sich der Weiterentwicklung von Entwurfs- und Verifikationsmethoden für eingebetteten Systeme und promovierte 2010.

Klappentext

Für die Entwicklung komplexer eingebetteter Systeme werden ausführbare Spezifikationen eingesetzt, die eine frühe Validierung der zu entwickelnden Systeme in Bezug auf funktionale Aspekte ermöglichen. Ausfürbare Systemsprzifikationen basierend auf dem Discrete-Event Formalismus erlauben eine vergleichsweise abstrakte parametrisierbare Beschreibung, unabhängig von Implementierungsdetails. Gegenstand dieses Buches ist die Entwicklung und Gegenüberstellung von Eigenschaftsbeschreibungen und Verifikationsmethoden, die eine automatisierte Verifikation zeitbeschränkter funktionaler Eigenschaften in ausführbaren Spezifikation ermöglichen. Es werden zwei Anwendungsszenarien für die Verifikation betrachtet, einerseits die vollständige formale Verifikation von Eigenschaften und andererseits eine dynamische Überprüfung von temporalen Eigenschaften während einer szenariobasierten Simulation. Beide Ansätze sind prototypisch für die Entwicklungsumgebung MLDesigner realisiert und validiert worden. Ausgehend von den Ergebnissen der Validierung werden die Ansätze vergleichend gegenübergestellt.